用于超大规模数据中心芯片的112G Ethernet PHY重磅发布，支持800G网络应用
加州山景城2019年10月25日 /美通社/ —
重点：
- 112G Ethernet PHY IP基于新思科技流片验证56G Ethernet IP，为光缆、铜缆和背板互连提供超过35dB的信道损耗
- 针对密集的芯片设计优化IP核布局，可以在芯片的所有4条边上进行堆叠和放置，最大限度地提高了芯片中每条边沿的带宽
- 独特的体系结构，使得每个通道数据速率可以独立配置，灵活地满足各种协议和应用的需求
- 支持基于ADC和DSP架构的功率调节技术，在低损耗信道中使功率降低20%
新思科技（Synopsys, Inc.，纳斯达克股票代码：SNPS）近日推出其在台积公司N7工艺上开发的DesignWare® 112G Ethernet PHY IP，支持真正的长距传输，可用于高达800G的网络应用。DesignWare 112G PHY基于新思科技经过多个FinFET工艺流片验证的56G Ethernet PHY，提供在PAM-4信令模式下超过35dB的信道损耗，支持光缆、铜缆和背板互连。112G PHY独特的传输锁相环体系结构使每通道独立支持各种高吞吐量数据速率协议和应用。
为了最大限度提高带宽和密度，112G PHY的灵活布局支持在多行结构中、沿裸片的所有边沿放置square macro。结合路由可行性研究、封装基板指南、信号和功率完整性模型以及深入的串扰分析，新思科技提供了全面的112G Ethernet PHY解决方案，以便快速、可靠地整合进超大规模数据中心芯片中。DesignWare 112G Ethernet PHY扩展了新思科技的云计算应用IP核组合，包括PCI Express®、DDR、HBM、CCIX等广泛使用的协议。
台积公司设计基础架构管理部高级总监Suk Lee表示：“新思科技是我们长期的生态系统合作伙伴，为设计人员提供全面的高质量IP核组合，支持台积公司的多代制程技术。我们很高兴看到新思科技基于台积公司业界领先的7奈米(N7)制程技术推出DesignWare 112G Ethernet PHY IP核，以满足用户对强劲功率和性能的要求，从而实现技术创新。”
112G Ethernet PHY整合了新思科技的流片验证数据转换器，并且采用功率调节技术，在低损耗信道中使功率降低20%。全面的测试功能（包括嵌入式位元错误率测试仪和内部眼图监视器）提供了片上可测试性和通道性能可见性。112G Ethernet PHY使用连续校准和自适应算法，在电压和温度变化时提供强大的性能。
新思科技解决方案事业部营销副总裁John Koeter表示：“20多年来，新思科技凭借值得信赖的IP核解决方案处于行业领先地位，助力用户在芯片设计中实现最具挑战性的功率和性能目标。基于台积公司业界领先的7奈米(N7)制程技术的112G Ethernet PHY 的推出满足了人工智能、云计算和网络设计的高吞吐量需求，同时显著降低了整合风险。”
供货与其他资源
针对台积公司7奈米(N7)制程技术的DesignWare 112G Ethernet PHY定于2020年第一季度上市。
